p 输出曲线信息 polyfit调整次幂

x=[0.1,0.2,0.3,0.4,0.5];
y=[-2.89,-3.07,-3.24,-3.4,-3.62];
p=polyfit(x,y,1)
x1=0.:0.05:0.6;
y1=polyval(p,x1);
plot(x,y,’*r’,x1,y1,’-b’)

Three passions, simple but overwhelmingly strong, have governed my life: the longing for love, the search for knowledge, and unbearable pity for the suffering of mankind. These passions, like great winds, have blown me hither and thither, in a wayward course, over a deep ocean of anguish, reaching to the very verge of despair. I have sought love, first, because it brings ecstasy –ecstasy so great that I would often have sacrificed all the rest of life for a few hours of this joy. I have sought it, next, because it relieves loneliness–that terrible loneliness in which one shivering consciousness looks over the rim of the world into the cold unfathomable lifeless abyss. I have sought it, finally, because in the union of love I have seen, in a mystic miniature, the prefiguring vision of the heaven that saints and poets have imagined. This is what I sought, and though it might seem too good for human life, this is what- at last- I have found. With equal passion I have sought knowledge. I have wished to understand the hearts of men. I have tried to apprehend the Pythagorean power by which number holds sway above the flu. A little of this, but not much, I have achieved. Love and knowledge, so far as they were possible, led upward toward the heavens. But always pity brought me back to earth. Echoes of cries of pain reverberate in my heart. Children in famine, victims tortured by oppressors, helpless old people a hated burden to their sons, and the whole world of loneliness, poverty, and pain make a mockery of what human life should be. I long to alleviate the evil, but I cannot, and I too suffer. This has been my life. I have found it worth living, and would gladly live it again if the chance were offered me. By Russell 三种激情虽然简单,却异常强烈,它们统治着我的生命,那便是:对爱的渴望,对知识的追求,以及对人类苦难的难以承受的同情。这三种激情像变化莫测的狂风任意地把我刮来刮去,把我刮入痛苦的深海,到了绝望的边缘。 我曾经寻找爱,首先是因为它能使我欣喜若狂;这种喜悦之情如此强烈,使我常常宁愿为这几个小时的愉悦而牺牲生命中的其他一切。我寻求爱,其次是因为爱能解除孤独;在这种可怕的孤独中,一颗颤抖的良心在世界的边缘,注视着下面冰凉、毫无生气、望不见底的深渊。我寻求爱还因为在爱的融合中,我能以某种神秘的图像看到曾被圣人和诗人想象过的天堂里未来的景象。这就是我所追求的东西,虽然这似乎对于人类的生命来说过于完美,但这确实是我最终发现的东西。 我怀着同样的激情去寻找知识,我曾渴望着理解人心,我曾渴望知道为何星星会闪烁,我还企图弄懂毕达哥拉斯所谓的用数字控制变化的力量,但在这方面,我只知道一点点。 爱的力量和知识的力量引我接近天堂,但同情之心往往又把我拉回大地。痛苦的哭泣回响、震荡在我的心中。饥饿的儿童,被压迫、受折磨的人们,成为儿孙们讨厌的包袱的、无助的老人们,充斥着整个世界的孤独的气氛,贫穷和苦难,所有这一切都是对人类生活原本该具有的样子所作的讽刺。我渴望消除一切邪恶,但我办不到,因为我自己也处于苦难之中。 这就是我的生活,我认为值得一过。而且,如果有第二次机会,我将乐意地再过一次。

比如说你的老板命令你干活,你却到楼下打台球去了,后来被老板发现,他非常气愤,扇了你一巴掌(注意,这就是输入信号,脉冲),于是你的脸上会渐渐地(贱贱地)鼓起来一个包,你的脸就是一个系统,而鼓起来的包就是你的脸对巴掌的响应,好,这样就和信号系统建立起来意义对应的联系。下面还需要一些假设来保证论证的严谨:假定你的脸是线性时不变系统,也就是说,无论什么时候老板打你一巴掌,打在你脸的同一位置(这似乎要求你的脸足够光滑,如果你说你长了很多青春痘,甚至整个脸皮处处连续处处不可导,那难度太大了,我就无话可说了哈哈),你的脸上总是会在相同的时间间隔内鼓起来一个相同高度的包来,并且假定以鼓起来的包的大小作为系统输出。好了,那么,下面可以进入核心内容——卷积了! moichidou 如果你每天都到地下去打台球,那么老板每天都要扇你一巴掌,不过当老板打你一巴掌后,你5分钟就消肿了,所以时间长了,你甚至就适应这种生活了……如果有一天,老板忍无可忍,以0.5秒的间隔开始不间断的扇你的过程,这样问题就来了,第一次扇你鼓起来的包还没消肿,第二个巴掌就来了,你脸上的包就可能鼓起来两倍高,老板不断扇你,脉冲不断作用在你脸上,效果不断叠加了,这样这些效果就可以求和了,结果就是你脸上的包的高度随时间变化的一个函数了(注意理解);如果老板再狠一点,频率越来越高,以至于你都辨别不清时间间隔了,那么,求和就变成积分了。可以这样理解,在这个过程中的某一固定的时刻,你的脸上的包的鼓起程度和什么有关呢?和之前每次打你都有关!但是各次的贡献是不一样的,越早打的巴掌,贡献越小,所以这就是说,某一时刻的输出是之前很多次输入乘以各自的衰减系数之后的叠加而形成某一点的输出,然后再把不同时刻的输出点放在一起,形成一个函数,这就是卷积,卷积之后的函数就是你脸上的包的大小随时间变化的函数。本来你的包几分钟就可以消肿,可是如果连续打,几个小时也消不了肿了,这难道不是一种平滑过程么?反映到剑桥大学的公式上,f(a)就是第a个巴掌,g(x-a)就是第a个巴掌在x时刻的作用程度,乘起来再叠加就ok了,大家说是不是这个道理呢?我想这个例子已经非常形象了,你对卷积有了更加具体深刻的了解了吗? Collected From:人人网

跨年必写点东西的习惯是什么时候养成的呢,好像是初中吧。 2015年获得了一些新的生活体验,体会到了长时间认真去做一件事情的感觉,感受到了我所做的每一个决定的力量。That’s a Transformation.嗯,我可以非常自豪地说我非常享受这一年。 2016 新しい一年 僕はどこ? 面对前方,我想就应要像Apple当年所说的那样,spend a lot of time on a few great things. 想要在2016年达成看准前方 想要在2016年达成几个成就 想要在2016年继续在Plural的环境下能够追求着Diversity & Eminence それをわすれないよ! Uncertain and erratic,maybe. それはほんとうに、想像を絶するぐらい孤独の旅であるはずだ。本当の暗闇の中を、ただ直向に。

それは世界の秘密に近づきたい信念、それも自分に近づきたい信念。

Keep calm,carry on,treat the karma and design it.

不忘初心,放得始终。

風立ちぬ、いざ生きめやも。

同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold);Tdelay是组合逻辑的延时;Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的,故设计电路时只能改变组合逻辑的延迟时间Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存,而要使电路稳定工作,时钟周期必须满足最大延时要求。故只有缩短最长延时路径,才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块,通过适当的方法平均分配组合逻辑,然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。这就是所谓”流水线”技术的基本设计思想,即原设计速度受限部分用一个时钟周期实现,采用流水线技术插入触发器后,可用N个时钟周期实现,因此系统的工作速度可以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。 Author:pythonlong:http://bb2hh.blogbus.com/logs/20463915.html 建立时间和保持时间 图1 建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。 DC,建立时间不满足,只能重新综合设计,并以违例路径为目标进行优化,以及对涉及到违例的组合逻辑以及子模块加紧约束。 保持时间不满足,可在布图前或者布图后再修改这些违例,通常布图后再修改。因为布图前综合,时序分析采用统计线载模型,在布局前修正保持时间违例可能会导致布图后建立时间违例。 1、setup time的意义:为什么Data需要在Clock到达之前到达? 其实在实际的问题中,setup time并不一定是大于零的,因为Clock到达时刻并不等同于latch的传输门A关闭的时刻(更何况这种关闭并不是绝对的和瞬间完成的),这之间有一个未知的延迟时间。 为使问题简化,假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。如果Data没有在这之前足够早的时刻到达,那么很有可能内部的 feedback线路上的电压还没有达到足够使得inv1翻转的地步(因为inv0有延时,Data有slope,传输门B打开后原来的Q值将通过 inv2迫使feedback保持原来的值)。如果这种竞争的情况发生,Q的旧值将有可能获胜,使Q不能够寄存住正确的Data值;当然如果 feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜,使得Q能够正确输出。 如果inv0、inv1和inv2的延时较大(Data的变化影响feedback和Q的时间越长),那么为了保证正确性就需要更大的setup time。所以在实际测量setup time的时候,需要选取工艺中最慢的corner进行仿真测量。 2、、hold time的意义:为什么Data在Clock到达之后仍然要保持一段时间? 和setuptime的情况不一样,因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后 保持足够长的时间,那么很有可能在传输门A完全关闭之前Data就已经变化了,并且引起了feedback的变化。如果这种变化足够大、时间足够长的话, 很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈,导致了inv1和inv2组成的keeper发生了翻转, 从而彻底改变了Q的正确值,就会导致输出不正确。当然,如果这种错误电压不是足够大到能够改变keeper的值,就不会影响到Q的正确输出。 如果inv0、inv1和inv2的延时较小(Data的变化影响feedback和Q的时间越短),那么为了保证正确性,就需要更大的hold time。所以在实际测量hold time的时候,需要选取工艺中最快的corner进行仿真测量。 时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco(CLK–Q)最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max,最小为T2min,问触发器D2的建立时间和保持时间。 最终答案:T3setup maxbird:D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例如:假 设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后,D1输出的新数据要过2ns才会到达D2的数据输入端,那么在这 2ns内,D2的数据输入端保持的还是上一次的旧数据,其值不会立即更新,假设D2的最小保持时间为3ns,这意味时钟沿到来后,D2的数据输入端的值在 3ns内不能有变化,回到问题的关键,由于D1在时钟沿到来后的输出结果,经过2ns的组合逻辑延时便到达了D2的输入端,而D2要求在时钟沿到来后的 3ns内其输入端的值不能改变,这样D2的保持时间就得不到满足,所以D2的保持时间必须小于等于2ns。至于说T2min为0时的情况,其实T2min 是永远不能为0的,即使是一根导线其时延也是不可能为0的,这就是为什么移位寄存器的两个触发器之间连的只是一根导线,导线后端触发器的保持时间却还是可 以满足的原因,其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。 建立时间:触发器在时钟沿来到前,其数据输入端的数据必须保持不变的时间;保持时间:触发器在时钟沿来到后,其数据输入端的数据必须保持不变的时间。 因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这 时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输 入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。两级触发器可防止亚稳态传播的原理:假设第一 级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必 须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满 足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。(编者注:maxbird在该部分详细说明了建立时间和保持时间的概念,以及如果不满足二者可能导致的亚稳态的传播。注意这里说的建立时间和保 持时间都是针对时钟而言的,在进行时序约束时所指的就是这种,而很多网友以前学习的建立时间保持时间的概念是针对信号而言的,所指的对象不同,分析出来的 结论完全相反,一定注意不要混淆。) lh1688:不考虑CLOCK SKEW情况下。D2的建立时间要求:Tco1+T1(logic delay)+Tsetup2 < Tc(CLOCK周期) 。那么 Tsetup2 < Tc(CLOCK 周期) -(Tco1+T1)。这个应该比较容易理解。相对的保持时间实际就是路径的总延时 (Tco1+T1)。 保持时间 Thold2 < (Tco1+T1)。 建立时间与保持时间概述(EETOP) 关于建立时间和保持时间,如下图普及一下基础知识先: 其中Tcq 触发器时钟到数据输出的延时,Tcd 时钟的延时参数 Tpd 组合逻辑的延时,Tsetup 触发器的保持时间。 因为数据到达触发器的时间至少要比时钟沿早一个建立时间,则有Tcq+Tpd+Tsetup+T,建立时间裕量=T时钟周期+Tcd,由于T建立时间裕量>0。 所以要求的最小时钟周期即为T=Tcq+Tpd+Tsetup-Tcd 时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco(CLK–Q)最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max,最小为T2min,问触发器D2的建立时间和保持时间。 该题最终答案:T3setup< FONT> maxbird:D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。例 如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后,D1输出的新数据要过2ns才会到达D2的数据输入端,那 么在这2ns内,D2的数据输入端保持的还是上一次的旧数据,其值不会立即更新,假设D2的最小保持时间为3ns,这意味时钟沿到来后,D2的数据输入端 的值在3ns内不能有变化,回到问题的关键,由于D1在时钟沿到来后的输出结果,经过2ns的组合逻辑延时便到达了D2的输入端,而D2要求在时钟沿到来 后的3ns内其输入端的值不能改变,这样D2的保持时间就得不到满足,所以D2的保持时间必须小于等于2ns。至于说T2min为0时的情况,其实 T2min是永远不能为0的,即使是一根导线其时延也是不可能为0的,这就是为什么移位寄存器的两个触发器之间连的只是一根导线,导线后端触发器的保持时 间却还是可以满足的原因,其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。 建立时间:触发器在时钟沿来到前,其数据输入端的数据必须保持不变的时间;保持时间:触发器在时钟沿来到后,其数据输入端的数据必须保持不变的时间。如下图: 因 为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时 需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入 信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。两级触发器可防止亚稳态传播的原理:假设第一级 触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时间后必须 稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的数据满足 其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。 maxbird在该部分详细说明了建立时间和保持时间的概念,以及如果不满足二者可能导致的亚稳态的传播。注意这里说的建立时间和保持时间都是针对时钟而 言的,在进行时序约束时所指的就是这种,而很多网友以前学习的建立时间保持时间的概念是针对信号而言的,所指的对象不同,分析出来的结论完全相反,一定注 意不要混淆。 不考虑CLOCK SKEW情况下。D2的建立时间要求:Tco1+T1(logic delay)+Tsetup2 不考虑CLOCKSKEW情况下。D2的建立时间要求:Tco1+T1(logic delay)+Tsetup2 < Tc(CLOCK 周期) 。那么Tsetup2 < Tc(CLOCK 周期)-(Tco1+T1)。这个应该比较容易理解。相对的保持时间实际就是路径的总延时(Tco1+T1)。保持时间 Thold2 <(Tco1+T1)。 你说的保持时间应该指的是输入引脚的保持时间: tH = + - 如果你正确设置了convert_clk 和out_clk的时序分析参数,在时序分析报告中应该看到满足时序要求的结果:Clock Setup :’convert_clk’、Clock Hold :’convert_clk’。 你说的负值未必就不好,对于th、tsu来说,负值是好的。如果你在时序设置中指定了期望值的话,用期望值减去实际值,得到的是你的余量(slack)。只有slack是正值,才是好的结果。 如果你现在还没有分配引脚,并且不准备把设计用于实际系统的话,你可以暂时不关心th、tsu。但是一定要设置和分析你的时钟信号。 负的setup 和 hold time 还是比较好理解的。 讨论一下setup time violation 的形成—因为信号比clock 后到达DFF,或者说到达的时间太晚了,这个时候这个DFF就没有办法采样到这个信号,于是就出现了setup slak。 那么,假设你对这一个DFF做优化,你会怎么做?—打包这个DFF,假设为DFFA。在DFFA中把clock加delay,再连接到原DFF。这样 你的信号就可以走的慢一点,慢到比clock还慢都没有问题—而这个时候setup time就被你给优化到负的值了。同样的可以解释负的hold time。 下面这个来自:http://blog.ednchina.com/tanghtctc/195716/message.aspx 时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 建立时间与保持时间 建立时间(Tsu:set uptime)是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器;保持时 间(Th:holdtime)是指数据稳定后保持的时间,如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下 图1所示。 图1 保持时间与建立时间的示意图 在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑,为了保证在这些逻辑的接口处数据能稳定的被处理,那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。 图2 同步设计中的一个基本模型 图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时;Tdelay是组合逻辑的延时;Tsetup是触发器的建立 时间;Tpd为时钟的延时。如果第一个触发器D1建立时间最大为T1max,最小为T1min,组合逻辑的延时最大为T2max,最小为T2min。问第 二个触发器D2立时间T3与保持时间T4应该满足什么条件,或者是知道了T3与T4那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题, 只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。 下面通过时序图来分析:设第一个触发器的输入为D1,输出为Q1,第二个触发器的输入为D2,输出为Q2; 时钟统一在上升沿进行采样,为了便于分析我们讨论两种情况即第一:假设时钟的延时Tpd为零,其实这种情况在FPGA设计中是常常满足的,由于在 FPGA设计中一般是采用统一的系统时钟,也就是利用从全局时钟管脚输入的时钟,这样在内部时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间,因 为每个数据都是保持一个时钟节拍同时又有线路的延时,也就是都是基于CLOCK的延迟远小于数据的延迟基础上,所以保持时间都能满足要求,重点是要关心建 立时间,此时如果D2的建立时间满足要求那么时序图应该如图3所示。 从图中可以看出如果: T-Tco-Tdelay>T3 即: Tdelay< T-Tco-T3 那么就满足了建立时间的要求,其中T为时钟的周期,这种情况下第二个触发器就能在第二个时钟的升沿就能稳定的采到D2,时序图如图3所示。 图3 符合要求的时序图 如果组合逻辑的延时过大使得T-Tco-Tdelay 那么将不满足要求,第二个触发器就在第二个时钟的升沿将采到的是一个不定态,如图4所示。那么电路将不能正常的工作。 图4 组合逻辑的延时过大时序不满足要求 从而可以推出 T-Tco-T2max>=T3 这也就是要求的D2的建立时间。 从上面的时序图中也可以看出,D2的建立时间与保持时间与D1的建立与保持时间是没有关系的,而只和D2前面的组合逻辑和D1的数据传输延时有关,这也是一个很重要的结论。说明了延时没有叠加效应。 第二种情况如果时钟存在延时,这种情况下就要考虑保持时间了,同时也需要考虑建立时间。时钟出现较大的延时多是采用了异步时钟的设计方法,这种方法较难保证数据的同步性,所以实际的设计中很少采用。此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示。 图5 时钟存在延时但满足时序 从图5中可以容易的看出对建立时间放宽了Tpd,所以D2的建立时间需满足要求: Tpd+T-Tco-T2max>=T3 由于建立时间与保持时间的和是稳定的一个时钟周期,如果时钟有延时,同时数据的延时也较小那么建立时间必然是增大的,保持时间就会随之减小,如果减小到不满足D2的保持时间要求时就不能采集到正确的数据,如图6所示。 这时即T-(Tpd+T-Tco-T2min) T-(Tpd+T-Tco-T2min)>=T4 即Tco+T2min-Tpd>=T4 从上式也可以看出如果Tpd=0也就是时钟的延时为0那么同样是要求Tco+T2min>T4,但是在实际的应用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以不必要关系保持时间。 图6 时钟存在延时且保持时间不满足要求 综上所述,如果不考虑时钟的延时那么只需关心建立时间,如果考虑时钟的延时那么更需关心保持时间。下面将要分析在FPGA设计中如何提高同步系统中的工作时钟。 如何提高同步系统中的工作时钟 从上面的分析可以看出同步系统时对D2建立时间T3的要求为: T-Tco-T2max>=T3 所以很容易推出T>=T3+Tco+T2max,其中T3为D2的建立时间Tset,T2为组合逻辑的延时。在一个设计中T3和Tco都是由器件 决定的固定值,可控的也只有T2也就时输入端组合逻辑的延时,所以通过尽量来减小T2就可以提高系统的工作时钟。为了达到减小T2在设计中可以用下面不同 的几种方法综合来实现。 通过改变走线的方式来减小延时 以altera的器件为例,我们在quartus里 面的timing closure floorplan可以看到有很多条条块块,我们可以将条条块块按行和按列分,每一个条块代表1个LAB,每个LAB里有8个或者是10个LE。它们的走 线时延的关系如下:同一个LAB中(最快) < 同列或者同行 < 不同行且不同列。我们通过给综合器加适当的约束(约束要适量,一般以加5%裕量较为合适,比如电路工作在100Mhz,则加约束加到105Mhz就可以 了,过大的约束效果反而不好,且极大增加综合时间)可以将相关的逻辑在布线时尽量布的靠近一点,从而减少走线的时延。 通过拆分组合逻辑的方法来减小延时 由于一般同步电路都不止一级锁存(如图8),而要使电路稳定工作,时钟周期必须满足最大延时要求,缩短最长延时路径,才可提高电路的工作频率。如图7所 示:我们可以将较大的组合逻辑分解为较小的几块,中间插入触发器,这样可以提高电路的工作频率。这也是所谓“流水线”(pipelining)技术的基本 原理。 对于图8的上半部分,它时钟频率受制于第二个较大的组合逻辑的延时,通过适当的方法平均分配组合逻辑,可以避免在两个触发器之间出现过大的延时,消除速度瓶颈。 图7 分割组合逻辑 图8 转移组合逻辑 那么在设计中如何拆分组合逻辑呢,更好的方法要在实践中不断的积累,但是一些良好的设计思想和方法也需要掌握。我们知道,目前大部分FPGA都基于4输入 LUT的,如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成,这样就引入一级组合逻辑时延,我们要减少组合逻辑,无非就是要输入条 件尽可能的少,这样就可以级联的LUT更少,从而减少了组合逻辑引起的时延。 【附加约束的基本作用】: (1)提高设计的工作频率 对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。 (2)获得正确的时序分析报告 几乎所有的FPGA设计平台都包含静态时序分析工具,利用这类工具可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。静态时序分析工具 以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具输出正确的时序分析报告。 (3)指定FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行,而不必等FPGA/CPLD引脚位置完全确定,从而节省了系统开 发时间。这样,电路板加工完成后,设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束,使FPGA/CPLD与电路板正确连接。另外通过约束 还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展,Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如 AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVD***T、LVTTL、 PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个模块的实现区域,通过物理布局布线约束,完成模 块化设计等。 【时序约束的概念和基本策略】 时序约束主要包括周期约束(FFS到FFS,即触发器到触发器)和偏移约束(IPAD到FFS、FFS到OPAD)以及静态路径约束(IPAD到 OPAD)等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程,使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告 诉综合布线工具输入信号在时钟之前什么时候准备好,综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程,使结果满足FFS的建立时间要求。 附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行 分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TOPAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。 【周期(PERIOD)的含义】 周期的含义是时序中最简单也是最重要的含义,其它很多时序概念会因为软件商不同略有差异,而周期的概念确是最通用的,周期的概念是FPGA/ASIC时序 定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的,很多其它时序公式,可以用周期公式推导。周期约束是一个基本时序和综合约束,它 附加在时钟网线上,时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题, 如果相邻同步元件时钟相位相反,那么它们之间的延迟将被默认限制为PERIOD约束值的一半。 时钟的最小周期为: TCLK = TCKO +TLOGIC +TNET +TSETUP -TCLK_SKEW TCLK_SKEW =TCD2 -TCD1 其中TCKO为时钟输出时间,TLOGIC为同步元件之间的组合逻辑延迟,TNET为网线延迟,TSETUP为同步元件的建立时间,TCLK_SKEW为时钟信号延迟的差别。 数据和时钟之间的约束:OFFSET和SETUP、HOLD时间 为了确保芯片数据采样可靠和下级芯片之间正确的交换数据,需要约束外部时钟和数据输入输出引脚之间的时序关系(或者内部时钟和外部输入/输出数据之间的关 系,这仅仅是从采用了不同的参照系罢了)。约束的内容为告诉综合器、布线器输入数据到达的时刻,或者输出数据稳定的时刻,从而保证与下一级电路的时序关 系。 这种时序约束在Xilinx中用Setup to Clock(edge),Clock(edge) tohold等表示。在Altera里常用tsu (Input Setup Times)、th (Input Hold Times)、tco(Clock to OutDelays)来表示。很多其它时序工具直接用setup和hold表示。其实他们所要描述的是同一个问题,仅仅是时间节点的定义上略有不同。下面 依次介绍。 关于输入到达时间,这一贴估计问题比较多,看起来也比较累,但是没有办法,这些都是时序的基本概念啊。搞不清楚,永远痛苦,长痛不如短痛了,呵呵。Xilinx的”输入到达时间的计算”定义的含义是输入数据在有效时钟沿之后的TARRIVAL时刻到达。则, TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式1 根据周期(Period)公式,我们可以得到: Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk; 公式2 将公式1代入公式2: Tarrival+Tinput+Tsetup-Tclk_skew=Tclk, 而Tclk_skew满足时序关系后为负,所以 TARRIVAL +TINPUT+TSETUP 这就是Tarrival应该满足的时序关系。其中TINPUT为输入端的组合逻辑、网线和PAD的延迟之和,TSETUP为输入同步元件的建立时间。 数据延时和数据到达时间的关系 TDELAY为要求的芯片内部输入延迟,其最大值TDELAY_MAX与输入数据到达时间TARRIVAL的关系: TDELAY_MAX+TARRIVAL=TPERIOD 公式4 所以: TDELAY 要求输出的稳定时间 从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来,根据这个数据对设计输出端的逻辑布线进行约束,以满足下一级的建立时间要求,保证下一级采样的数据是稳定的。计算要求的输出稳定时间的公式推导如下: 定义:TSTABLE = TLOGIC +TINPUT +TSETUP 从前面帖子介绍的周期(Period)公式,可以得到(其中TCLK_SKEW=TCLK1-TCLK2): TCLK=TCKO+TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW 将TSTABLE的定义代入到周期公式,可以得到: TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW 所以, TCKO +TOUTPUT+TSTABLE 这个公式就是TSTABLE必须要满足的基本时序关系,即本级的输出应该保持怎么样的稳定状态,才能保证下级芯片的采样稳定。有时我们也称这个约束关系是 输出数据的保持时间的时序约束关系。只要满足上述关系,当前芯片输出端的数据比时钟上升沿提早TSTABLE时间稳定下来,下一级就可以正确地采样数据。 其中TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和,TCKO为同步元件时钟输出时间。 【实施上述约束的方法和命令】 实施上述约束的基本方法是,根据已知时序信息,推算需要约束的时间值,实施约约束。具体的说是这样的,首先对于一般设计,首先掌握的是TCLK,这个对于 设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP(注:有的工具软件对TCKO和TSETUP的定义与前面图形不同,还包含了到达同步 器件的一段logic的时延)是器件内部固有的一个时间量,一般我们选取典型值,对于FPGA,这个量值比较小,一般不大于1~2ns。比较难以确定的是 TINPUT和TOUTPUT两个时间量。 约束输入时间偏移,需要知道TINPUT,TINPUT为输入端的组合逻辑、网线和PAD的延迟之和,PAD的延时也根据器件型号也有典型值可选,但是到 达输入端的组合逻辑电路和网线的延时就比较难以确定了,只能通过静态时序分析工具分析,或者通过底层布局布线工具量取,有很大的经验和试探的成分在里面。 约束输出时间偏移,需要知道TOUTPUT,TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和,仍然是到达输出端的组合逻辑 电路和网线的延时就比较难以确定,需要通过静态时序分析工具分析,或者通过底层布局布线工具量取,有很大的经验和试探的成分在里面。 约束的具体命令根据约束工具不同而异,首先说使用Xilinx器件的情况下,实施上述约束的命令和方法。Xilinx把上述约束统称为:OFFSET约束 (偏移约束),一共有4个相关约束属性:OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和 OFFSET_OUT_AFTER。 其中前两个属性叫做输入偏移(OFFSET_IN)约束,基本功能相似,仅仅是约束取的参考对象不同而已。后两个属性叫做输出偏移(OFFSET_OUT)约束,基本功能相似,也是约束取的参考对象不同而已。为了便于理解,举例说明。 输入偏移约束例:时钟周期为20ns,前级寄存器的TCKO选则1ns,前级输出逻辑延时TOUTPUT为3ns,中间逻辑TLOGIC的延时为10ns,那么TARRIVAL=14ns,于是可以在数据输入引脚附加 NET DATA_IN OFFET=IN 14ns AFTER CLK 约束,也可以使用OFFSET_IN_BEFORE对芯片内部的输入逻辑进行约束,其语法如下: NET DATA_IN OFFET=IN TDELAY BEFORE CLK 其中TDELAY为要求的芯片内部输入延迟,其最大值与输入数据到达时间TARRIVAL的关系如帖6所述:TDELAY_MAX + TARRIVAL = TPERIOD,所以 TDELAY < TPERIOD - TARRIVAL = 20 - 14 =6 ns. 输出偏移约束例:设时钟周期为20ns,后级输入逻辑延时TINPUT为4ns、建立时间TSETUP为1ns,中间逻辑TLOGIC的延时为10ns,那么TSTABLE=15ns,于是可以在数据输入引脚附加 NET DATA_OUT OFFET=OUT 15ns BEFORE CLK 约束,也可以直接对芯片内部的输出逻辑直接进行约束, NET DATA_OUT OFFET=OUT TOUTPUT_DELAY AFTER CLK, 其中TOUTPUT_DELAY为要求的芯片内部输出延迟,其最大值与要求的输出数据稳定时间TSTABLE的关系为:TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD. TOUT_DELAY< TPERIOD - TSTABLE = 20 - 15 = 5ns ××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××××× 【Altera对应的时序概念】 前面首先介绍的第一个时序概念是周期,Period,这个概念是FPGA/ASIC通用的一个概念,各方的定义相当统一,至多是描述方式不同罢了,所有的 FPGA设计都首先要进行周期约束,这样做的好处除了在综合与布局布线时给出规定目标外,还能让时序分析工具考察整个设计的Fmax等。Altera的周 期定义公式描述如下: Clock Period = Clk-to-out + Data Delay + Setup Time - Clk Skew 即, Tclk = Tco + B + Tsu -(E-C) Fmax = 1/Tclk 对比一下前面的介绍,只要理解了B包含了两级寄存器之间的所有logic和net的延时就会发现与前面公式完全一致。一个设计的Fmax在时序报告,或者 在图形界面观察。以Quartus2为例,在图形界面的观察方法是,编译实现完成后,展开Compilation Report下面的TimingAnalyses,单击Fmax(not include delays to / frompins)即可。在详细报告窗口可以观察到影响周期恶化的10条最差时序路径,根据这些信息可以找出关键路径,进行时序分析。关于时序分析和关键 路径改进等内容在后面的帖子会有专门的讨论,暂时不做进一步介绍。 Clock Setup Time (tsu) 要想正确采样数据,就必须使数据和使能信号在有效时钟沿到达前就准备好,所谓时钟建立时间就是指时钟到达前,数据和使能已经准备好的最小时间间隔。注:这 里定义Setup时间是站在同步时序整个路径上的,需要区别的是另一个概念Micro tsu。Microtsu指的是一个触发器内部的建立时间,它是触发器的固有属性,一般典型值小于1~2ns。在Xilinx等的时序概念中,称 Altera的Microtsu为setup时间,用Tsetup表示,请大家区分一下。回到Altera的时序概念,Altera的tsu定义如下: tsu = Data Delay – Clock Delay + Micro tsu Clock Hold Time tH 时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。定义的公式为: tH= Clock Delay – Data Delay + Micro tH 注:其中Micro tH是指寄存器内部的固有保持时间,同样是寄存器的一个固有参数,典型值小于1~2ns。 Clock-to-Output Delay(tco) 这个时间指的是当时钟有效沿变化后,将数据推倒同步时序路径的输出端的最小时间间隔。 tco = Clock Delay + Micro tco + Data Delay 注:其中 Micor tco也是一个寄存器的固有属性,指的是寄存器相应时钟有效沿,将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中,有一个概念叫Tcko是同一个概念。 Pin to Pin Delay (tpd) tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时,特别需要说明的是,要求输入到输出之间只有组合逻辑,才是tpd延时。 Slack Slack是表示设计是否满足时序的一个称谓,正的slack表示满足时序(时序的余量),负的slack表示不满足时序(时序的欠缺量)。slack的定义。 Slack = Required clock period – Actual clock period Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU) Clock Skew Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移。

由于二氧化硅(SiO2)具有易制性 (Manufacturability),且能减少厚度以持续改善晶体管效能,因此过去40余年来,处理器厂商均采用二氧化硅做为制作闸极电介质的材料。

当英特尔导入65纳米制造工艺时,虽已全力将二氧化硅闸极电介质厚度降低至1.2纳米,相当于5层原子,但由于晶体管缩至原子大小的尺寸时,耗电和散热亦会同时增加,产生电流浪费和不必要的热能,因此若继续采用目前材料,进一步减少厚度,闸极电介质的漏电情况势将会明显攀升,令缩小晶体管技术遭遇极限。

为解决此关键问题,英特尔正规划改用较厚的High-K材料(铪hafnium元素为基础的物质)作为闸极电介质,取代沿用至今已超过40年的二氧化硅,此举也成功使漏电量降低10倍以上。

另与上一代65纳米技术相较,英特尔的45纳米制程令晶体管密度提升近2倍,得以增加处理器的晶体管总数或缩小处理器体积,令产品较对手更具竞争力,此外,晶体管开关动作所需电力更低,耗电量减少近30%,内部连接线 (interconnects) 采用铜线搭配 Low-k电介质,顺利提升效能并降低耗电量,开关动作速度约加快 20%。

From Wikipedia:

The term high-κ dielectric refers to a material with a high dielectric constant κ (as compared to silicon dioxide). High-κ dielectrics are used in semiconductor manufacturing processes where they are usually used to replace a silicon dioxide gate dielectric or another dielectric layer of a device. The implementation of high-κ gate dielectrics is one of several strategies developed to allow further miniaturization of microelectronic components, colloquially referred to as extending Moore’s Law. Sometimes these materials are called “high-k” instead of “high-κ” (high kappa).

Need for high-κ materials

Silicon dioxide (SiO2) has been used as a gate oxide material for decades. As transistors have decreased in size, the thickness of the silicon dioxide gate dielectric has steadily decreased to increase the gate capacitance and thereby drive current, raising device performance.[_disputeddiscuss_] As the thickness scales below 2 nm, leakage currents due to tunneling increase drastically, leading to high power consumption and reduced device reliability. Replacing the silicon dioxide gate dielectric with a high-κ material allows increased gate capacitance without the associated leakage effects.

First principles

The gate oxide in a MOSFET can be modeled as a parallel plate capacitor. Ignoring quantum mechanical and depletion effects from the Si substrate and gate, thecapacitance _C_ of this parallel plate capacitor is given by

C=frac{kappavarepsilon_{0}A}{t}

Conventional silicon dioxide gate dielectric structure compared to a potential high-k dielectric structure

Cross-section of an N channelMOSFET transistor showing the gate oxide dielectric

Where

Since leakage limitation constrains further reduction of _t_, an alternative method to increase gate capacitance is alter κ by replacing silicon dioxide with a high-κ material. In such a scenario, a thicker gate oxide layer might be used which can reduce the leakage current flowing through the structure as well as improving the gate dielectric reliability.

Gate capacitance impact on drive current[edit]

The drain current _ID_ for a MOSFET can be written (using the gradual channel approximation) as

I_{D,Sat} = frac{W}{L} mu, C_{inv}frac{(V_{G}-V_{th})^2}{2}

Where

  • _W_ is the width of the transistor channel
  • _L_ is the channel length
  • μ is the channel carrier mobility (assumed constant here)
  • Cinv is the capacitance density associated with the gate dielectric when the underlying channel is in the inverted state
  • _VG_ is the voltage applied to the transistor gate
  • _VD_ is the voltage applied to the transistor drain
  • Vth is the threshold voltage

The term VG − Vth is limited in range due to reliability and room temperature operation constraints, since a too large _VG_ would create an undesirable, high electric field across the oxide. Furthermore, Vth cannot easily be reduced below about 200 mV, because leakage currents due to increased oxide leakage (that is, assuming high-κ dielectrics are not available) and subthreshold conduction raise stand-by power consumption to unacceptable levels. (See the industry roadmap,[1] which limits threshold to 200 mV, and Roy et al. [2]). Thus, according to this simplified list of factors, an increased ID,sat requires a reduction in the channel length or an increase in the gate dielectric capacitance.

Materials and considerations

Replacing the silicon dioxide gate dielectric with another material adds complexity to the manufacturing process. Silicon dioxide can be formed by oxidizing the underlying silicon, ensuring a uniform, conformal oxide and high interface quality. As a consequence, development efforts have focused on finding a material with a requisitely high dielectric constant that can be easily integrated into a manufacturing process. Other key considerations include band alignment to silicon (which may alter leakage current), film morphology, thermal stability, maintenance of a high mobility of charge carriers in the channel and minimization of electrical defects in the film/interface. Materials which have received considerable attention are hafnium silicate, zirconium silicate, hafnium dioxide and zirconium dioxide, typically deposited using atomic layer deposition. It is expected that defect states in the high-k dielectric can influence its electrical properties. Defect states can be measured for example by using zero-bias thermally stimulated current, zero-temperature-gradient zero-bias thermally stimulated current spectroscopy,[3][4] or inelastic electron tunneling spectroscopy (IETS).

Use in industry

The industry has employed oxynitride gate dielectrics since the 1990s, wherein a conventionally formed silicon oxide dielectric is infused with a small amount of nitrogen. The nitride content subtly raises the dielectric constant and is thought to offer other advantages, such as resistance against dopant diffusion through the gate dielectric. In early 2007, Intel announced the deployment of hafnium-based high-k dielectrics in conjunction with a metallic gate for components built on 45 nanometer technologies, and has shipped it in the 2007 processor series codenamed Penryn “Penryn (microarchitecture)”).[5][6] At the same time, IBM announced plans to transition to high-k materials, also hafnium-based, for some products in 2008. While not identified, the most likely dielectric used in such applications are some form of nitrided hafnium silicates (HfSiON). HfO2 and HfSiO are susceptible to crystallization during dopant activation annealing. NEC Electronics has also announced the use of a HfSiON dielectric in their 55 nm _UltimateLowPower_technology.[7] However, even HfSiON is susceptible to trap-related leakage currents, which tend to increase with stress over device lifetime. This leakage effect becomes more severe as hafnium concentration increases. There is no guarantee however, that hafnium will serve as a de facto basis for future high-k dielectrics. The 2006 ITRSroadmap predicted the implementation of high-k materials to be commonplace in the industry by 2010.

又逢9月,苹果发布季如约而至。 随着新机iPhone 6s Plus25日的正式上市,苹果再一次成为万众瞩目的焦点.。 新一代苹果手机除了依旧华丽的外表外,又采用了哪些新的技术,会对手机上下游产业带来怎样的影响? 让SITRI分析团队,为各位看客带来新鲜出炉的第一手解析报告。 作为iPhone 6 Plus的升级版,iPhone 6s Plus外观上没有明显的改变, 但是在硬件性能方面做了大幅度的提升,主要体现在三个方面:1)配备3D Touch技术;2)搭建64位A9处理器;3)传感器的部分更新。 iPhone 6s Plus Components Arrangement iPhone 6s Plus Major Components 3D Touch技术 集合在Retina HD显示器里的3D Touch,是在二维Multi-Touch的基础上增加了压力感应功能,即对用户按压屏幕的力度做出感应和反馈的技术,与最先应用在MacBook 和Apple Watch上的Force Touch技术相比,二者并没有本质区别,但是3D Touch的压感灵敏度更高,感应时间更快。同时Taptic Engine会发出轻微的震动感应按压屏幕的力度,配合3D Touch完成压力触控反馈。 Capacitive force touch sensor cells 3D Touch驱动芯片(型号 343S00014) Taptic Engine 值得一提的是,iPhone 6s Plus的Taptic Engine在尺寸上较iPhone 6s小很多。 64位A9处理器 全新一代A9处理器使iPhone 6s Plus无论是网页滚动,开启应用程序,速度都比iPhone 6 Plus快很多。同时A9处理器和M9协处理器的配合,让iPhone 6s Plus可以记录更多的运动数据而不会消耗更多的电量。 A9和A8的外观图对比 Die Photo Die Mark 纵向图 从纵向图可以直观的看到,A9处理器总共有12层金属,SITRI之后会继续对A9处理器做更详细的工艺分析。 传感器作为智能手机必不可少的部分,Apple在手机传感器应用方面一直领先行业,相较于iPhone6 Plus, iPhone6s Plus并没有增加新的传感器类型,依旧包含加速度计、陀螺仪、电子罗盘、气压计、指纹传感器、接近与环境光传感器、MEMS麦克风和Image Sensor九种传感器。供应商的选择上做了部分调整,下面是iPhone 6s Plus和iPhone 6 Plus在传感器方面的详细对比: 惯性传感器 (6-Axis) 相比前一代产品iPhone6 Plus,Apple的惯性传感器供应商依然选用了Invensense。 但封装尺寸与前一代产品有较大不同。在iPhone6s Plus中只使用了一颗惯性传感器(6-Axis加速度计与陀螺仪)。这颗6-Axis惯性传感器封装尺寸为4.00 mm x 4.00 mm x 0.76 mm。 Package Photos X-Ray Photos Die Photo ASIC Die Photo ASIC Die Mark MEMS Die Photo MEMS Die Mark 气压传感器 Apple继续采用了同iPhone6 Plus一样的Bosch气压传感器BMP280,其封装尺寸为 2.50 mm x 2.00 mm x 0.95 mm。 Package Photos X-Ray Photos ASIC Die Photo ASIC Die Mark ASIC 纵向图 MEMS Die Photo MEMS Die Marks MEMS 纵向图 电子罗盘 ALPS的地磁产品首次出现在了Apple iPhone的产品上。ALPS的HSCDTD007是之前被广泛应用的AKM AK8963的有力竞争者,以低功耗著称。此次iPhone 6s Plus电池容量缩小,Apple换用它,亦合乎常理。其封装尺寸为1.60 mm x 1.60 mm x 0.70mm。 Electronic Compass Package Photos Electronic Compass ASIC Die Photo Electronic Compass ASIC Die Mark Electronic Compass Sensor Die Photos (X-Axis, Y-Axis, Z-Axis) Electronic Compass Sensor Die Marks (X-Axis, Y-Axis, Z-Axis) 光传感器 iPhone6s Plus在光传感器的使用上也基本沿用了之前的设计,使用了独立的接近传感器和环境光传感器。环境光使用的是来自AMS的TSL2586。 Proximity Sensor Package Photos Proximity Sensor Package X-Ray Photos Proximity Die Photo TSL2586 Ambient Light Sensor Package Photos TSL2586 Ambient Light Sensor Die Photo TSL2586 Ambient Light Sensor Die Mark 指纹传感器 iPhone6s Plus指纹传感器依然采用了电容式触控技术采集皮肤指纹图像。其封装尺寸为12.05 mm X 10.43 mm X 1.06 mm。 Package Photos Fingerprint Sensor Die Photo Fingerprint Sensor ASIC Die Photo Fingerprint Sensor ASIC Die Mark MEMS麦克风 iPhone6s Plus的4个麦克风中有三颗来自楼氏(麦克风1到麦克风3),这3颗除了封装表面Mark略有不同,里面的MEMS Die全都一样。 麦克风1 Package Photos X-Ray Photos MEMS Die Photo MEMS Die Mark MEMS Die SEM样张 麦克风2 Package Photos 麦克风3 Package Photos 麦克风4 Package Photos X-Ray Photos MEMS Die Photo MEMS Die Marks MEMS Die SEM样张 Image Sensor iPhone 6s Plus针对摄像头方面也做了不小的提升,后置摄像头采用全新的12 MP iSight摄像头模组,其单个像素面积1.22微米比iPhone 6 plus的1.55微米的单个像素面积更小。该摄像头模组仍旧沿用iPhone 6 plus从背部凸起的方式,也采用相同蓝宝石水晶镜头表面起到保护镜头的作用。 12 MP Image Sensor Package Photos 12 MP Image Sensor Die Photo with Glass Cover 12 MP Image Sensor OM Photo样张 12 MP Image Sensor 纵向图 iPhone 6s Plus前置Facetime摄像头在传感器方面也原有1.2 MP像素上进一步升级,采用了5 MP像素, 其具有Retaina Flash,自动HDR照片和视频,曝光控制面部识别等功能。 5 MP Image Sensor Package Photos 5 MP Image Sensor Die Photo with Glass Cover 3D Touch技术,A9处理器,升级的摄像头和指纹传感器无疑成为了本次发布的iPhone 6s Plus最大亮点,后续我们会对上述部件做进一步的详细解析,敬请关注! Collected From:SITRI 上海微技术工业研究院

Summary and Analysis Based on Reports From VOA Recent studies of the history of water on Mars indicate that the planet has a much wetter past than previously though.On October 8,the latest study reported in the journal Science describes ancient deltas and lakes which dominated the Mars more than 3 billion years ago.The image data sent by curiosity,the probe working on Mars since 2012,provides the capability to test the hypothesis about Mars’ past climate.These deciphered data could illustrate that the piles of layered rock in Gale Crater(a crater on Mars where the Curiosity work)is formed by deposits of sediment,laid down over eons.These confirm the evidence that there were a combination of moving and standing water on Mars in the past.

Your browser is out-of-date!

Update your browser to view this website correctly. Update my browser now

×